Параллельный способ должен быть вполне очевиден. Если каждая линия шины данных соединена с информационным входом отдельного D-триггера, то, как только на их синхронизирующих входах появится потенциал они запомнят информацию, имеющуюся на информационной шине, и будут продолжать ее хранить до тех пор, пока не поступит следующий тактовый импульс, при котором их выходные сигналы изменятся в соответствии с новыми данными, имеющимися в линиях передачи данных.

При последовательном вводе регистр в основном остается тем же, однако выход каждого триггера должен быгь соединен со входом следующего. При этом данные поступают поразрядно на вход первого триггера синхронно с тактовыми импульсами, продвигаются поразрядно на вход следующего триггера и т. д. пока не заполнят весь регистр.

Это не совсем так просто, как кажется, поскольку если бы этим ограничивалось все здесь описанное, можно было бы передавать каждый двоичный разряд сразу через все ступени, и запись, очевидно, закончилась бы последовательностью сигналов 0000 0000 или 1111 1111 в запоминающем устройстве в зависимости от значения последнего введенного двоичного разряда.

Для преодоления подобного domino effect необходимо воспользоваться специальной схемой триггера, известного как триггер, переключаемый по срезу входного импульса, либо схемой триггера типа MS (Master - Sia-\е), или Л15-триггера2. С их помощью можно также избавиться от проблем согласования переключений во времени, которые могут возникнуть, например, если время переключения триггера меньше длительности тактового импульса.

Представьте себе Л15-триггер как два триггера, последовательно включенных вместе, в одном блоке. Они организованы так, что при поступлении тактового (синхронизирующего) импульса первый триггер устанавливается в 1, а второй блокируется. В соответствии с этим на выход первого триггера поступает тот же сигнал, который поступил ранее на его информационный вход.

Эффекта завершения. (Прим. пер)

2 Двухступенчатый триггер, или триггер, построенный по прин ципу двухступенчатого запоминания информации. (Прим. пер.)

Когда тактовый импульс исчезает, второй триггер устанавливается в 1, а первый блокируется. Поэтому выходной сигнал первого триггера передается на вход второго. Таким путем в схему вводится задержка и устраняется domino effect .

Существует еще одна модель jpnrrepa, а именно JK-

триггер. У него два выхода Q и Q и два входа / и /С, и

импульсы

Тактовые импульсы

Рис. 6.3. Сдвиговые регистры с последовательным вводом данныч: а - на базе /К-триггеров; б - на базе Л15-триггеров типа D

возможен также синхронизирующий вход. Он аналогичен 7?5-триггеру, однако для него допустимы значения входных сигналов / = /С=1 (вход / соответствует входу S, а вход /С -входу R).

Триггеры типа MS на базе (-триггеров могут соединяться вместе, образуя регистр с последовательным вводом данных (рис. 6.3, а).

Для первой ступени регистра с последовательным вводом часто организуется единственный информационный вход, иногда называемый входом JK. Это выполняется путем соединения входа К со входом / через логический элемент НЕ, реализующий функцию отрицания.

Триггеры MS на базе D-триггеров также можно использовать для построения регистра с последовательным вводом данных (рис. 6.3,6).

Помимо уже упомянутых входов, у многих регистров имеются также входы общего обнуления, которые уста-

навливают каждый триггер в нулевое состояние (с нулевым выходным сигналом) независимо от наличия тактовых импульсов. Иногда предусматриваются также входы общей загрузки, устанавливающие каждый триггер в состояние 1.

В некоторых регистрах предусматривается управление сдвигом и загрузкой. Это позволяет загружать регистр данными параллельно, а затем считывать их последовательно (путем сдвига), и наоборот.

Как построить триггеры из рассмотренных ранее базовых схем инверторных переключателей?

Рассмотрим сначала простой /?5-триггер. Представим себе два последовательно включенных инвертора, охваченных петлей обратной связи; первый имеет вход S и выход Q, а второй - вход R и выход Q. На рис. 6.4, а приведена соответствующая схема в символах рассмотренных ранее переключателей, а на рис. 6.4,6 - схема из инверторов.

Если сигнал на выходе Q равен О, то сигнал на входе первого инверторного переключателя также равен 0; поэтому на его выходе сигнал будет равен (7+, и он же, будучи входным сигналом второго переключателя, под-

1>т-Ч>

-о<Ь

Рис. 6.4. Л5-три1гер:

с - модель на базе переключателей; б - модель на базе двух инверторов;

е - модель из двух инверторов, изображенная ина !е; г - модель из двух ин-

верюров с разделением входов и выходов; d - схема на элементах И-НЕ